VHDL ile FPGA Tasarimina Giris Dersi - Bolum 1

VHDL ile FPGA Tasarimina Giris Dersi - Bolum 1 free download

7 Bolumden olusan VHDL dili kursuna basliyoruz.

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

github => fatihilig-fpga/udemy_VHDL_ile_FPGA_Tasarimina_Giris_Dersi

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Udemy'de ucretsiz kurs verebilmek icin kurslarin 2 saati gecmesine izin verilmemesi sebebiyle VHDL Kursu 7 Bolume bolunmustur. Kurs akisi etkilenmemektedir. Bir bolum bittikten sonra digerine gecis yapabilirsiniz. Kurslar sirasiyla:

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 1

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 2

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 3

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 4

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 5

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 6

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 7

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Kurslarin icerikleri :

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 1

Ders 1:Vivado anlatım

Ders 2:VHDL Nedir. Yapısal Tasarım nedir

Ders 3:VHDL tasarım bölümleri - Port - Generic

Ders 4:Nesne Sınıfları

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 2

Ders 5:Data tipleri 1

Ders 6:Data tipleri 2

Ders 7:Data tipleri 3

Ders 8:Data tipleri 4

Ders 9:Data tipleri 5

Ders 10:Data tipleri 6

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 3

Ders 11:Data tipleri 7

Ders 12:Operatorler ve Nitelikler

Ders 13:Process 1

Ders 14:Process 2

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 4

Ders 15:Concurrent Statements

Ders 16:Combinational Statements

Ders 17:Sequential Statements 1

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 5

Ders 18:Sequential Statements 2

Ders 19:Örnekler

Ders 20:Components 1

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 6

Ders 21:Components 2

Ders 22:Components 3

Ders 23:Generate

Ders 24:Functions

Ders 25:Packages

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 7

Ders 26:FSM 1

Ders 27:FSM 2

Ders 28:TestBench Kavramları ve Simülasyon

Ders 29:Örnekler

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Bu kurs VHDL kursunun 1. Bolumunu icermektedir.

Ücretsiz VHDL ile FPGA Tasarimina Giris Dersi - Bolum 1

Ders 1:Vivado anlatım

Ders 2:VHDL Nedir. Yapısal Tasarım nedir

Ders 3:VHDL tasarım bölümleri - Port - Generic

Ders 4:Nesne Sınıfları

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Eğitim Düzeyi: Başlangıç - Orta seviye.

Linkedin Profili için : Fatih İliğ

Çalıştığı Kurum: BAE Systems (UK) - FPGA Tasarim Mühendisi

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Sayısal tasarım mühendisliği son zamanlarda oldukça popüler bir alan olmaya başladı. Özellikle ülkemizde savunma sanayi şirketlerinde ve çeşitli sektörlerde bu alanda iş gücü ihtiyacı doğmaktadır. Bu alanla ilgili güncel gelişmeleri Linkedin'de, özellikler uluslararası şirketlerin alımlarına bakarak (FPGA Engineer, Digital Design  Engineer, Verification Engineer vs.) takip edebilirsiniz. VHDL dilinin, özellikle Avrupa ülkelerinde daha sık kullanıldığına tanıklık edeceksiniz. Sonuç olarak bu alan, sizler için bir yurt dışı kapısı veya yurt içinde popüler savunma sanayisi şirketlerinde çalışma imkanı sunabilecek bir alandır. 

Bende bu alanda Türkçe kaynağın az olması sebebiyle Udemy platformunda sayısal tasarım ile alakalı ders videoları çekmeye karar verdim. Tabi sizler bu anlatılanlarla yetinmeyip, mutlaka ingilizce kaynaklardan destek alıp her zaman daha çok öğrenmeye gayret etmelisiniz.

VHDL derslerini tecrübelerimle oluşturduğum dokümanlarımdan faydalanarak hazırladım. Vivado ile birlikte örnekleri eş zamanlı olarak göstererek konuları pekiştirmeye çalıştım.

Bu derse başlamadan önce, sayısal tasarım ile ilgili eksiklikleriniz varsa tamamlamanızı öneririm.

Faydalı olması dileğiyle.

İyi çalışmalar dilerim.

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx