Verilog ile FPGA Tasarimina Giris Dersi 1

Verilog ile FPGA Tasarimina Giris Dersi 1 free download

Verilog ile FPGA Tasarımı , Sektör çalışanından Verilog dersi.

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

github => fatihilig-fpga/udemy_verilog_ile_FPGA_Tasarimina_Giris_Dersi

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Eğitim Düzeyi: Başlangıç - Orta seviye.

Linkedin Profili için : Fatih İliğ

Çalıştığı Kurum: BAE Systems (UK) - FPGA Tasarim Mühendisi

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Kurs Hakkında:

Verilog ile FPGA Tasarimina Giris Dersi kursu, geçmiş tecrübelerim ve verilog notlarımın birleştirilmesi ile oluşturulmuştur. Özellikle savunma sanayisinde, bu alanda eleman ihtiyacının artması ve populer bir alan olması kursu cazip kılmaktadır. Üniversite öğrencilerininde faydalanabileceği bir kaynak sunan Verilog eğitimini almanızı tavsiye ederim. Ülkemizde birçok üniversitede Verilog dili anlatılmaktadır.

Kursta başlangıç düzeyden başlayıp orta düzeye bir akış olması planlanmıştır. Konu anlatırken örnek uygulamalara ağırlık verilip verilog dilinin pekiştirilmesi amaçlanmıştır. 

Derslerde Vivadonun 2019.1 versiyonu kullanılmıştır. Fakat versiyon fark etmemektedir. 2017 sonrasi herhangi bir Vivado versiyonu kullanım için uygundur. Ayrıca Edaplayground sitesinden de kodlama yapılabilmektedir. Bilgisayarı ile ilgili RAM sorunu yaşayan arkadaşlar ilgili siteyi kullanıp dersleri takip edebilirler.

--

Verilog Dili Hakkında:

Verilog dili elektronik sistemleri modellemek için kullanılan bir donanım tanımlama dilidir. Verilog (bazen “Verilog HDL” olarak da adlandırılır) analog, sayısal ve karışık işaretli devrelerin tasarımını, doğrulanmasını ve yürütülmesini bazı düzeylerde desteklemektedir. Verilog dilinin tasarımcıları dilin C programlama diline yakın bir söz dizimine sahip olmasını istemişlerdir. Böylece bu dile yatkın olan mühendislerin dili kolayca kullanmasını amaçlamışlardır. Ülkemizde de C dili birçok üniversitede anlatılmaktadır. Dolayısıyla C diline hakim bir insanın Verilog diline adapte olması uzun sürmeyecektir.

--

Verilog'dan sonraki aşama, SystemVerilog...

Avrupa'daki büyük şirketlerde (ARM,Siemens vs.) popüler olmaya başlayan ve birçok ilanda başı çeken bir dil var. SystemVerilog...

SystemVerilog dili VHDL ve Verilog dillerinin bir hibrit versiyonudur diyebiliriz. Bu dil SOC tasarımları desteklerken aynı zamanda tasarım (Design) ve doğrulama (Verification) alanlarında kullanımı ile öne çıkmaktadır. SystemVerilog dilini öğrenmek isteyen birisinin hem Object oriented programlama (C++ gibi) hem de Verilog diline hakim olması gerekir. Bu dil aynı zamanda UVM kütüphanesinin kullanımını class yapıları ile desteklemektedir. Piyasada (özellikle yurt dışı) UVM'in iş imkanlarından bahsetmektense, Linkedinden sadece UVM yazmanızı ve iş ilanlarına bakmanızı tavsiye ederim.

Sonuç olarak SystemVerilog diline başlayacaklar için önereceğim iki tane

eğitim var.

1. C++ dili için :

İngilizcesi olan arkadaşlar için;

a. Beginning C++ Programming - From Beginner to Beyond (Frank J. Mitropoulos)

Türkçe olmasını tercih eden arkadaşlar için;

b. C++ Temelleri (Burcu Ülke)

2. Verilog Eğitimi için bu eğitim.

Verilog kursu bittikten sonra C++ bilen birisi rahatlıkla systemverilog diline hakim olabilir.

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Verilog ile FPGA Tasarimina Giris Dersi 1

Ders 1 : Introduction

Ders 2 : Digital Design - Reg ve Wire

Ders 3 : First Project on Vivado

Ders 4 : Verilog Data Types- Vector & Arrays ve Module

Ders 5 : Verilog Operators 1

Ders 6 : Verilog Operators 2

Ders 7 : Operator Examples

Ders 8 : Structural Design Constructs

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Kurslarin Tamami

Verilog ile FPGA Tasarimina Giris Dersi 1

Ders 1 : Introduction

Ders 2 : Digital Design - Reg ve Wire

Ders 3 : First Project on Vivado

Ders 4 : Verilog Data Types- Vector & Arrays ve Module

Ders 5 : Verilog Operators 1

Ders 6 : Verilog Operators 2

Ders 7 : Operator Examples

Ders 8 : Structural Design Constructs

Verilog ile FPGA Tasarimina Giris Dersi 2

Ders  9 : Structural Design Constructs-Block Design

Ders 10 : Structural Design Constructs Example

Ders 11 : Modelling Sequential Functionality - Initial Blocks

Ders 12 : Always - Combinational Logic

Ders 13 : Always - Sequential Logic

Ders 14 : Alway@(*) - Combinational Logic

Ders 15 : Examples- Creating Combinational Circuit with always @(*)

Verilog ile FPGA Tasarimina Giris Dersi 3

Ders 16 : If - else

Ders 17 : case

Ders 18 : for and while loop

Ders 19 : Test Benches and Verification Methodology

Ders 20 : Test Benches - $display and $monitor

Ders 21 : Finite State Machines

-xxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxxx

Faydalı olması dileğiyle.

İyi çalışmalar dilerim.

Saygilarimla ,

Fatih